高手进阶，终极内存技术指南——完整/进阶版

BL与相应的工作领域

BL越长，对于连续的大数据量传输很有好处，但是对零散的数据，BL太长反而会造成总线周期的浪费。以P-Bank位宽64bit为例，BL=4时，一个突发操作能传输32字节的数据，但如果只需要前16个字节，后两个周期是无效的。如果需要40字节，需要再多进行一次突发传输，但实际只需要一个传输周期就够了，从而浪费了三个传输周期。而对于2KB的数据，BL=4的设置意味着要每隔4个周期发送新的列地址，并重复63次。而对于BL=256，一次突发就可完成，并且不需要中途再进行控制。不少人都因此表示了BL设定对性能影响的担心。

但设计人员也不是傻瓜，通过上文的介绍，可以看出他们在这方面的考虑。通过写命令、DQM、读命令的配合/操作，完全可以任意地中断突发周期开始新的操作，而且DQM还可以帮我们在BL中选择有用的数据，从而最大限度降低突发传输对性能带来的影响。另外，预充电命令与专用的突发传输终止命令都可以用来中断BL，前者在中断后进行预充电，后者在中断后不进行其他读/写操作。

专用的突发停止命令可用来中断突发读取，其生效潜伏期与CL相同。对于写入则立即有效（上图可点击放大）

用预充电命令来中断突发读取，生效潜伏期与CL相同，要小于或等于tRP。写入时预充电在最后一个有效写入周期完成，并经过tWR之后发出，同时立即中断突发传输

所以，突发周期的中断并不难，但用短BL应付大数据量存取需要不断的指令与列寻址配合，而为了取消不需要的传输周期，由于需要运用额外的控制，也将占用不少的控制资源。所以BL针对不同应用领域有不同设计的主要目的，就是在保证性能的同时，系统控制资源也能得到合理的运用。

如日中天——DDR SDRAM（上）

DDR SDRAM全称为Double Data Rate SDRAM，中文名为“双倍数据流SDRAM”。DDR SDRAM在原有的SDRAM的基础上改进而来。也正因为如此，DDR能够凭借着转产成本优势来打败昔日的对手RDRAM，成为当今的主流。由于SDRAM的结构与操作在上文已有详细阐述，所以本文只着重讲讲DDR的原理和DDR SDRAM相对于传统SDRAM（又称SDR SDRAM）的不同。

DDR SDRAM可在一个时钟周期内传送两次数据（上图可点击放大）

一、DDR的基本原理

有很多文章都在探讨DDR的原理，但似乎也不得要领，甚至还带出一些错误的观点。首先我们看看一张DDR正规的时序图。

DDR SDRAM读操作时序图

从中可以发现它多了两个信号： CLK#与DQS，CLK#与正常CLK时钟相位相反，形成差分时钟信号。而数据的传输在CLK与CLK#的交叉点进行，可见在CLK的上升与下降沿（此时正好是CLK#的上升沿）都有数据被触发，从而实现DDR。在此，我们可以说通过差分信号达到了DDR的目的，甚至讲CLK#帮助了第二个数据的触发，但这只是对表面现象的简单描述，从严格的定义上讲并不能这么说。之所以能实现DDR，还要从其内部的改进说起。